CY7C1565KV18-500BZXC

Ang CY7C1565KV18-500BZXC ay 1.8-V synchronous pipelined SRAM, na nilagyan ng QDR II+ architecture. Katulad ng arkitektura ng QDR II, ang arkitektura ng QDR II+ ay binubuo ng dalawang magkahiwalay na port: ang read port at ang write port para ma-access ang memory array. Ang lalim na pagpapalawak ay nagagawa sa pamamagitan ng pagpili ng port, na nagbibigay-daan sa bawat port na gumana nang nakapag-iisa.

Ang read port ay may nakalaang data output para suportahan ang read operation at ang write port ay may dedikadong data input para suportahan ang write operations. Ang arkitektura ng QDR II+ ay may hiwalay na mga input ng data at mga output ng data upang ganap na maalis ang pangangailangang âpag-turnaroundâ sa data bus na umiiral sa mga karaniwang I/O device.

Ang bawat port ay naa-access sa pamamagitan ng isang karaniwang address bus. Ang mga address para sa read at write address ay nakakabit sa mga kahaliling tumataas na gilid ng input (K) na orasan. Ang mga access sa QDR II+ read at write port ay ganap na independiyente sa isa't isa. Upang ma-maximize ang throughput ng data, ang parehong read at write port ay nilagyan ng mga interface ng DDR.

Ang bawat lokasyon ng address ay nauugnay sa apat na 36-bit na salita (CY7C1565KV18) na sunud-sunod na bumubulusok papasok o palabas ng device. Dahil ang data ay inililipat sa loob at labas ng device sa bawat tumataas na gilid ng parehong input clock (K at K), ang memory bandwidth ay pina-maximize habang pinapasimple ang disenyo ng system sa pamamagitan ng pag-aalis ng bus âturnaroundsâ.

Mga Tampok ng Produkto